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新型内存破解内存墙瓶颈 无需 EUV 光刻即可量产

2026-10-28 19:02:46 来源:网易 编辑:施烁倩 

新一代 Z2RAM 内存技术有望彻底解决 AI 算力领域的内存墙难题,这项技术全程不需要 EUV 极紫外光刻设备,依托成熟后端工艺就能完成多层存储芯片制造,既可以做到 SRAM 级别的读写速度,又能实现远超传统缓存的存储密度,大幅降低高端内存的生产门槛,为 AI 大模型算力扩容提供全新技术路线。

一、新技术核心硬件参数

  1. 存储单元结构 采用双晶体管无电容设计,依靠晶体管栅极保存电荷,不需要额外电容,读取数据不会破坏原有信息,省去读后回写步骤,访问延迟大幅降低。
  2. 制造工艺条件 采用标准 BEOL 后端制程,单次光刻曝光就能成型多层存储结构,全程只使用 DUV 成熟工艺,完全摆脱对 EUV 光刻机的依赖,现有成熟产线改造后就能投产。
  3. 存储密度指标 初代产品比特密度达到 SRAM 的 5 倍,随着堆叠层数增加,后续版本密度还能持续向上提升;可以直接垂直集成在算力芯片上方,不用额外封装堆叠,带宽性能对标高速 SRAM。
  4. 集成方案 采用单芯片多层堆叠方案,替代传统 HBM 多颗芯片键合模式,芯片厚度更薄,散热表现更好,能够直接和 AI 加速芯片做一体化集成,减少数据传输损耗。

二、能够突破内存墙的核心原因

  1. 打破传统存储架构限制 传统 DRAM 必须搭配电容,体积难以缩小,而且读取操作会清空电荷,必须反复刷新;Z2RAM 去掉电容,单元尺寸大幅缩小,同时实现非破坏性读取,大幅降低延迟与功耗,缓解算力芯片等待数据的瓶颈。
  2. 绕开 EUV 光刻产能约束 当前高端 HBM 内存高度依赖 EUV 设备,设备供货紧张、建厂成本极高;这项内存技术只用到成熟光刻工艺,大量现有晶圆产线稍加改造就能生产,产能不再被光刻机限制。
  3. 三维堆叠提升片上存储容量 效仿 NAND 闪存的垂直堆叠思路,在单颗芯片上堆叠多层存储阵列,不用依赖多芯片封装,在有限芯片面积里把片上缓存容量提升数倍,直接补齐 AI 芯片最缺的片内高带宽存储资源。
  4. 存算一体化集成缩短数据链路 内存直接制作在逻辑芯片顶层,数据不需要经过基板互联线路,传输距离大幅缩短,带宽进一步拉高,有效解决算力芯片 “算力强、数据跟不上” 的内存墙问题。

三、技术落地推进步骤

  1. 原型优化阶段 完善氧化物半导体材料工艺,完成 6 层存储单元的流片验证,优化晶体管良率,把实验室原型打磨成可稳定测试的样品。
  2. 芯片送样阶段 计划在 4 年内拿出正式工程样片,对接 AI 芯片厂商开展联合测试,验证 Z2RAM 在大模型训练、推理场景下的带宽、延迟与稳定性表现。
  3. 产线适配阶段 对现有 DUV 成熟产线进行小幅工艺改造,搭建无 EUV 内存量产产线,逐步把多层堆叠工艺做到稳定量产。
  4. 商业化落地阶段 推出配套 AI 加速芯片的一体化存储产品,逐步替代部分片上 SRAM 与 HBM 内存,实现规模化商用。

四、整体总结

这款无需 EUV 光刻的 Z2RAM 内存,从器件结构、制造工艺、芯片集成三个维度同时突破,既解决了传统内存速度与密度无法兼顾的短板,又摆脱了高端 EUV 光刻机的产能枷锁,能够有效缓解 AI 产业长期面临的内存墙瓶颈,未来会成为算力芯片配套高速内存的重要技术路线。

【相关 FAQ】

问题 1:无需 EUV 光刻的新型内存,依靠什么技术破解内存墙?

回答 1:无需 EUV 光刻的新型内存采用双晶体管无电容架构,实现非破坏性读取,同时采用单芯片三维堆叠工艺,直接集成在算力芯片上方,缩短数据传输链路,以此破解长期困扰 AI 芯片的内存墙瓶颈。

问题 2:不用 EUV 光刻的 Z2RAM 内存,生产工艺难度会不会很高?

回答 2:不用 EUV 光刻的 Z2RAM 内存只使用成熟 DUV 后端工艺,单次曝光就能制作多层存储结构,不需要搭建 EUV 先进产线,现有成熟晶圆厂简单改造就可以投产,整体制造难度大幅降低。

问题 3:无 EUV 内存产品,存储密度相比传统 SRAM 能提升多少?

回答 3:无 EUV 内存初代版本比特密度就达到 SRAM 的 5 倍,随着堆叠层数增加,后续迭代版本还能持续提升密度,在同等芯片面积下,可以容纳更多高速存储单元。

【数据来源】

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免责声明

本文所有技术参数、研发进度均来自企业公开技术文档与行业媒体公开报道;该内存技术目前仍处于原型研发阶段,量产时间、产品性能会受材料工艺、产线调试等因素影响;本文内容仅为行业技术资讯分享,不构成产业投资与采购建议。

 
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