英伟达算力卡内存瓶颈待解,台积电规划 3D 内存方案
英伟达高端 AI 芯片持续面临内存带宽、容量不足的瓶颈,行业消息显示台积电正在按照英伟达的需求筹划 3D 内存方案,把内存和芯片通过 3D 堆叠的方式整合在一起,区别于现在 HBM 单独封装再和 GPU 拼在一起的模式,这种方案可以缩短信号传输距离、拉高带宽、降低延迟,同时缓解 HBM 供给紧张的压力,不过这项方案还处在筹划阶段,不是已经落地量产的成熟产品,还需要解决良率、成本、散热、工艺兼容等一系列难题,后续会和 HBM 形成互补,而不是直接替代现有的 HBM 路线。
当前方案与台积电 3D 内存方案对比表
| 项目 | 现有 HBM 方案 | 台积电筹划的 3D 内存方案 |
|---|---|---|
| 集成方式 | HBM 裸片单独制造,和 GPU 封装在一起 | 内存裸片直接 3D 堆叠,和计算芯片垂直整合 |
| 带宽潜力 | 很高,已经大规模商用 | 理论带宽上限更高,信号路径更短 |
| 散热难度 | 相对成熟,有大量量产经验 | 堆叠密度更高,散热挑战更大 |
| 供货主体 | 三星、SK 海力士、美光为主 | 台积电主导制造整合,存储厂商配合 |
| 成熟度 | 已大规模供货 | 筹划阶段,尚未量产 |
| 定位 | 当前主力方案 | 长期补充路线 |
推动该方案的核心原因清单
- 大模型训练推理对显存带宽需求暴涨,单纯增加 HBM 堆叠层数遇到瓶颈
- HBM 产能集中在少数存储大厂,英伟达想要增加供给渠道、降低供应链风险
- 3D 堆叠可以减少互联损耗,提升能效,适配下一代 AI 芯片算力需求
- 先进封装技术持续迭代,台积电本身 CoWoS 等封装技术已经具备相关基础
方案落地需要攻克的关键问题
- 良率控制:多层堆叠结构,任意一层出错都会导致整片报废,良率压力大
- 散热设计:芯片和内存紧紧叠在一起,热密度显著上升,热管理难度提升
- 成本管控:新工艺、特殊材料、专属设备,初期制造成本会明显高于 HBM
- 标准协同:需要和存储厂商、芯片厂商统一接口规范,保证兼容性
- 验证周期:AI 芯片对稳定性要求极高,需要长时间可靠性测试
发展时间线简单判断
- 短期:HBM 依旧是英伟达 AI 芯片的主力内存方案,3D 内存不会马上替换
- 中期:工艺验证、小批量试产,作为高算力芯片的备选方案
- 长期:成熟之后,和 HBM 共存,面向对带宽、延迟要求最苛刻的高端算力产品
【相关 FAQ】
问题 1:台积电被曝应英伟达要求筹划 3D 内存,是不是代表 HBM 马上会被淘汰?
回答 1:台积电被曝应英伟达要求筹划 3D 内存,不代表 HBM 会被淘汰,3D 内存还在筹划阶段,短期 HBM 依然是英伟达 AI 芯片的主流显存方案。
问题 2:台积电筹划的 3D 内存,相比 HBM 核心优势是什么?
回答 2:台积电筹划的 3D 内存采用垂直堆叠,信号传输距离更短,带宽和延迟表现理论上更好,也能帮助英伟达拓宽内存供应链。
问题 3:台积电筹划这款 3D 内存,是台积电自己独立生产内存颗粒吗?
回答 3:台积电筹划这款 3D 内存更多是负责先进封装和整合工艺,内存颗粒本身一般还是由专业存储厂商提供,台积电侧重 3D 堆叠集成。
【参考资料】
[2026-11-07](缺内存找外援!台积电被曝应英伟达要求筹划 3D 内存)财新网科技快讯
[2026-11-05](AI 算力显存瓶颈,HBM 与 3D 堆叠内存路线分析)半导体行业观察
[2026-11-03](台积电先进封装技术布局,CoWoS 及 3D 堆叠发展路线)电子工程专辑
【免责声明】
本文内容基于行业媒体爆料消息,台积电筹划 3D 内存项目仍处于前期规划阶段,具体技术规格、量产时间、合作模式都还没有官方确认,相关信息仅供行业参考,不构成投资建议。
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